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第三章 单元测试

1、判断题：
假设design为TOP.v，顶层模块名为TOP；TestBench为TOP_TB.v，顶层模块名为TOP_TB，则完整写出Modelsim仿真该设计所用命令为vlib mywork（ ）
选项：
A:错
B:对
答案: 【】

2、多选题：
常见的数字仿真器有（ ）
选项：
A:Iverilog
B:Modelsim
C:VCS
D:IUS
答案: 【】

3、判断题：
Modelsim中，为禁用其优化，可以在命令行上添加-novopt选项。（ ）
选项：
A:错
B:对
答案: 【】

4、判断题：
vsim仿真时，是从物理库开始查找模块。（ ）
选项：
A:错
B:对
答案: 【】

5、判断题：
目前modelsim可以在包含中文的路径中正常执行。（ ）
选项：
A:对
B:错
答案: 【】

第四章 单元测试

1、单选题：
EPF10K20TC144-4具有（ ）个管脚
选项：
A:15
B:84
C:不确定
D:144
答案: 【】

2、判断题：
FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。（ ）
选项：
A:错
B:对
答案: 【】

3、判断题：
FPGA基于SRAM结构，每次上电后需要一次配置。（ ）
选项：
A:错
B:对
答案: 【】

4、单选题：
大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过（ ）实现其逻辑功能。
选项：
A:输入缓冲
B:输出缓冲
C:查找表（LUT）
D:可编程乘积项逻辑
答案: 【】

5、单选题：
CPLD的可编程是主要基于什么结构（ ）。
选项：
A:ROM可编程
B:与或阵列可编程
C:PAL可编程
D:查找表（LUT）
答案: 【】

第五章 单元测试

1、单选题：
IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（ ）
选项：
A:软IP
B:固IP
C:硬IP
D:其余都对
答案: 【】

2、单选题：
综合是EDA设计流程的关键步骤，在下面对综合的描述中，（ ）是错误的。
选项：
A:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
B:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
C:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
D:综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
答案: 【】

3、单选题：
基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→（ ）→综合→适配→时序仿真→编程下载→硬件测试。
选项：
A:逻辑综合
B:功能仿真
C:配置
D:时序仿真
答案: 【】

4、单选题：
（）是EDA设计流程的关键步骤。
选项：
A:设计输入
B:综合
C:适配
D:测试
答案: 【】

5、单选题：
在EDA中，IP的中文含义是（ ）
选项：
A:在系统编程
B:知识产权核
C:没有特定意义
D:网络供应商
答案: 【】

第六章 单元测试

1、多选题：
仿真中，下述clk信号值变化，将触发上升沿事件的有：（ ）。
选项：
A:0Z
B:XZ
C:Z1
D:01
答案: 【】

2、判断题：
由nand门可构建出所有数字逻辑。（ ）
选项：
A:错
B:对
答案: 【】

3、判断题：
Latch是边沿敏感，DFF是电平敏感。（ ）
选项：
A:错
B:对
答案: 【】

4、判断题：
always@()语法中，敏感列表不完整，可能导致仿真与综合结果不一致。 （ ）
选项：
A:对
B:错
答案: 【】

5、判断题：
DFF是Verilog语言的内建原语，可以直接例化使用。 （ ）
选项：
A:错
B:对
答案: 【】

第七章 单元测试

1、单选题：
关于TestBench的描述，错误的是（ ）
选项：
A:TestBench可以不含验证待测电路输出信号正确性的功能
B:TestBench使用硬件描述语言进行编写，可被综合成硬件电路
C:TestBench功能包括为待测电路的输入产生激励
D:TestBench既可以用来验证电路的功能，也可以用来验证电路的时序
答案: 【】

2、单选题：
关于系统任务的说法，错误的是（ ）
选项：
A:$display可用来输出信号的即时数值
B:$write用来将输出信息打印到文件中
C:$strobe用来显示信号在当前时间槽的稳定值
D:$monitor可用来监控信号的变化
答案: 【】

3、判断题：
vcd、fsdb、wlf等格式的文件都是波形文件。（ ）
选项：
A:对
B:错
答案: 【】

4、单选题：
关于函数与任务，描述错误的是（ ）
选项：
A:函数的定义中，不能包含任何时间控制类的语句
B:函数可以嵌套调用函数，而任务不能嵌套调用任务
C:函数定义时不能包含输出信号
D:任务只能在过程语句中被调用，不能作为赋值的结果
答案: 【】

5、判断题：
可以使用defpara或者parameter语句将某一变量定义为参数。（ ）
选项：
A:对
B:错
答案: 【】

第八章 单元测试

1、单选题：
下面关于有限状态机的说法，错误的是（ ）
选项：
A:mealy型有限状态机的输出信号与当前时刻的输入有关
B:有限状态机只能是moore型有限状态机或者mealy型有限状态机中的一种
C:moore型有限状态机的输入至少需要一个时钟周期才影响输出
D:有限状态机可以与状态转移图相互转换
答案: 【】

2、判断题：
独热码状态编码方式消耗更多位的寄存器资源，更易产生电路毛刺，使应尽量避免使用。（ ）
选项：
A:错
B:对
答案: 【】

3、判断题：
对于状态较多的有限状态机，使用格雷码编码方式相对二进制编码方式可能会消耗更少的寄存器资源。（ ）
选项：
A:对
B:错
答案: 【】

4、单选题：
关于有限状态机三段式描述方法与二段式描述方法的区别，错误的（ ）
选项：
A:三段式描述相对二段式描述方法，可以具有更快的输出速度
B:三段式描述方法实在二段式描述方法的基础上增加了部分代码
C:三段式描述方法与有限状态机的逻辑抽象形式一致
D:三段式描述方法将次态判断与输出逻辑进行了分离
答案: 【】

5、单选题：
下面哪一项不是状态转移图的组成元素（ ）
选项：
A:信号位宽
B:转移方向
C:状态位置
D:状态名称
答案: 【】

第九章 单元测试

1、判断题：
下面的代码不会生成多余的锁存器。module test (out1, a, b, c, sel);input a, b, c;output out1;input[1:0] sel;reg out1; always@(a or b or c or sel) begin if (sel ==2’b10) out1 = a; else if (sel == 2’b01) out1 = b; else if (sel == 2’b11) out1 = c;endendmodule （ ）
选项：
A:错
B:对
答案: 【】

2、判断题：
下面的代码不存在RTL与综合后门级网表仿真不一致问题。module compare(equal, a, b);parameter size = 1;output equal;input [size-1:0] a, b; reg equal;always @(*) begin equal = (a == b);end endmodule（ ）
选项：
A:错
B:对
答案: 【】

3、判断题：
下面的代码，会生成级联电路。module test(SEL,A,B,C,D,Y);input [1:0] SEL;input A,B,C,D;output Y;reg Y;always@(SEL,A,B,C,D) beginif(SEL==2’b00) Y=A;else if(SEL==2’b01) Y=B;else if(SEL==2’b10) Y=C;else Y=D;endendmodule（ ）
选项：
A:对
B:错
答案: 【】